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致我們尋找的優(yōu)秀的你

碩士及博士 | 2人 | 上海

1. 對常見模塊如Decimation Filter、Async FIFO、SPI、UART等，采用Verilog\VHDL進(jìn)行設(shè)計、仿真、驗(yàn)證及物理實(shí)現(xiàn)；

2. FPGA 上的原型系統(tǒng)驗(yàn)證以及調(diào)試；

3. 協(xié)助數(shù)字后端工程師完成RTL2GDS的交付過程。

1. 碩士或博士畢業(yè)，電子或微電子相關(guān)專業(yè)；

2. 熟悉Verilog、VHDL等RTL語言及數(shù)字模塊的設(shè)計方法；熟悉數(shù)字驗(yàn)證方法學(xué)及SystemVerilog/SystemC等語言；

3. 熟悉EDA數(shù)字設(shè)計工具，如VCS、Verdi等；

4. FPGA 的上手經(jīng)驗(yàn)；

5. 熟悉tcl、python、perl等腳本開發(fā)的優(yōu)先考慮；

6. 對DC、ICC2、FM、STAR等后端設(shè)計工具有一定了解的加分。

面議；優(yōu)秀者可加入公司長期激勵計劃中。